Repositori URV

Creation date in repository: 2023-05-23

Abstract: En aquest treball es modelitzarà un motor DC i es dissenyarà un controlador PID en una FPGA, el qual regularà la velocitat del motor. A l'hora de dissenyar el controlador s'estudiaran els efectes dels diversos elements del llaç de control.

Subject: enginyeria electrònica

Language: cat

Subject areas: Ingeniería electrónica Electronic engineering Enginyeria electrònica

Department: Enginyeria Electrònica, Elèctrica i Automàtica

Student: Vives Bonet, Eloi

Academic year: 2021-2022

Title in different languages: Diseño y simulación VHDL/Simulink de controlador PID sobre FPGA Design and simulation VHDL/Simulink of PID controller on FPGA Disseny i simulació VHDL/Simulink d’un controlador PID sobre FPGA.

Work's public defense date: 2022-06-20

Access rights: info:eu-repo/semantics/openAccess

Keywords: FPGA, PID FPGA, PID FPGA, PID

Confidenciality: No

Title in original language: Disseny i simulació VHDL/Simulink d’un controlador PID sobre FPGA.

Project director: Cantó Navarro, Enrique Fernándo

Education area(s): Enginyeria Electrònica Industrial i Automàtica

Entity: Universitat Rovira i Virgili (URV)